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戴伟民:集成电路产业进入轻设计模式,Chiplet带来新机遇

2020-12-15

12月10日-12月11日,中国集成电路设计业2020年会暨重庆集成电路产业创新发展高峰论坛在重庆举行。芯原股份创始人、董事长兼总裁戴伟民发表主题为“芯火燎原,科创未来”的演讲。
戴伟民表示,集成电路产业进入轻设计模式。半导体产业发展到今天,每一个新的模式出现都与历史背景和工业情况有关。全球半导体产业的三次转移,从军工主导的美国开始,到日韩的家电IDM形式,再到中国台湾的代工王朝,现在到更碎片化的中国大陆,这都是有原因的。

近年来,随着半导体工艺的不断下探,芯片上晶体管数量增长的速度不断超越人们的想象,并支撑了手机芯片性能的不断升级。在16nm工艺下,苹果手机芯片的晶体管数目为33亿个,在7nm工艺下为69亿个,在5nm工艺时预计达100亿个。单位面积下晶体管数量的快速上升促使晶体管的单位成本快速下降 ,苹果公司芯片每晶体管的生产成本在16nm工艺下为4.98美元/10亿个晶体管,在7nm工艺下仅为2.65美元/10亿个晶体管。

与晶体管成本走势恰好相反,芯片设计的成本正逐年攀升。戴伟民指出,以工艺制程处于主流应用时期的设计成本为例,工艺节点为28nm时,单颗芯片设计成本约为0.41亿美元,而工艺节点为 7nm时,设计成本则快速升至约2.22亿美元。其中早期使用和成熟期使用的成本相差一倍以上,但成熟期的使用成本仍非常昂贵。

“三十年前,行业的固定成本(CaPex)问题在台积电主导的晶圆代工模式下迎刃而解。如今,行业面临的营业成本(OPex)问题,正是芯原致力于解决的难题。”戴伟民进一步指出,“企业不需要把所有的IP大包大揽,只需要专注在核心的关键技术上。而一些通用的IP则可以交给芯原这样的芯片设计服务公司。

“产业升级催生轻设计模式。”

戴伟民介绍,芯原目前拥有5大数字IP,包括GPU IP、NPU IP、VPU IP、DSP IP和ISP IP;共计 1400多个数模混合IP和射频IP ,全球范围内拥有有效发明专利128项、商标74项;在中国境内登记集成电路布图设计专有权132项、软件著作权12项以及丰富的技术秘密储备。

整体来看,尽管芯原IP销售的“量”不是最多的,但“种类”已经极为丰富,这完美的契合了芯粒(Chiplet)这种异构集成的IP复用模式。

戴伟民认为,先进工艺中只有22nm、12nm和5nm这三个工艺节点是“长命节点”,其他中间节点的“寿命”都比较短。而且,并非每种芯片都需要5nm这样的尖端工艺,因为不是每一家公司都能负担起5nm工艺的成本,于是Chiplet这种将不同工艺节点的die混封的新形态是未来芯片的重要趋势之一。

据Omdia数据显示,全球Chiplet处理器芯片市场规模预计到2024年达58亿美元,而到2035年将是570亿美元。

Chiplet源于Marvell创始人周秀文 (Sehat Sutardja)博士在ISSCC 2015上提出MoChi(Modular Chip,模块化芯片)架构的概念。MoChi是许多应用的基准架构,包括物联网、智能电视、智能手机、服务器、笔记本电脑、存储设备等。

但目前的Chiplet由AMD领跑。AMD以实现性能、功耗和成本的平衡为目标,推行Chiplet设计,并提出performance/W 和performance/$ 衡量标准。Chiplet具有成本效应,但其造价随着核数的下降而变缓,因此可能有一个价格的均衡点来判断是否采用Chiplet。

戴伟民在演讲中还特别强调了,封装和接口对于Chiplet的重要性。台积电的CoWoS技术和英特尔的Foveros 3D立体封装技术都为Chiplet的发展奠定了基础,目前已有的Chiplet封装技术包括Organic Substrates、Passive Interposer (2.5D) 以及Silicon Bridges。另外还可以通过有源中介层集成很多有源器件,包括模拟电路、IO接口、各种接口的物理层、可扩展的片上网络等。

为了让IP更具象、更灵活的被应用在Chiplet里面,芯原提出了IP as a Chip(IaaC)的理念,旨在以Chiplet实现特殊功能IP从软到硬的“即插即用” ,解决7nm、5nm及以下工艺中性能与成本的平衡,并降低较大规模芯片的设计时间和风险。

目前,芯原的5nm项目已经取得初步成果,5nm FinFET芯片的设计研发已经开始,芯片设计中NPU IP的逻辑综合已完成,初步仿真结果符合期望目标。

“Chiplet带来新的产业机会,”戴伟民总结道。芯片设计环节能够降低大规模芯片设计的门槛;半导体IP授权商能升级为Chiplet供应商,提升IP的价值且有效降低芯片客户的设计成本;芯片制造与封装环节能够增设多芯片模块(Multi-Chip Module,MCM)业务,Chiplet迭代周期远低于ASIC,可提升晶圆厂和封装厂的产线利用率;标准与生态环节,则能够建立起新的可互操作的组件、互连、协议和软件生态系统。

来源:集微网

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